Lo standard IEEE 1800.2-2020 introduce la Unified Verification Methodology (UVM) per una verifica RTL strutturata e unificata, superando i vecchi banchi di test scritti a mano
in termini di portabilità e usabilità.
Questa tesi mira a costruire una pipeline di verifica e validazione estensibile e riutilizzabile basata su UVM per acceleratori DSP/ISP per piattaforme FPGA.
Argomento principale:
Verification and Validation
Digital Signal Processing (DSP) / Image Signal Processing (ISP)
Requisiti di base:
Ingegneria Informatica, Elettronica, dell’Automazione, delle Telecomunicazioni o corsi affini.
Conoscenza dei linguaggi di programmazione C/C++
Conoscenza con linguaggi hardware Descrizione (VHDL e/o Verilog)
Familiarità con gli strumenti di simulazione RTL (QuestaSim, ModelSim, VCS, ecc.)
Sede: Napoli
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The IEEE 1800.2-2020 standard introduces the Universal Verification Methodology (UVM) for structured and unified RTL verification, surpassing old-fashioned hand-
written testbenches in portability and usability.
This thesis aims to build an extensible and reusable verification and validation pipeline based on UVM for DSP/ISP accelerators for FPGA platforms.
Main topic:
Verification and Validation
Digital Signal Processing (DSP) / Image Signal Processing (ISP)
Requirements/course of study:
Computer engineering, electronic engineering, telecommunication engineering or similar
Knowledge of C/C++ programming languages
Knowledge of hardware description languages (VHDL and/or Verilog)
Familiarity with RTL simulation tools (QuestaSim, ModelSim, VCS, etc)
Location: Naples
